工作总结
2026-04-24 工作总结 电路设计年度总结电路设计师工作总结（值得收藏）。
说句老实话，每年到写总结的时候，我都有点发怵。不是没东西写，是怕写成那种“完成了多少项目、画了多少块板子”的流水账。干咱们这行的都知道，真正值钱的不是画图那几天，是背后踩过的坑、补过的锅。今年换个写法，直接聊几个实实在在的场景，有数据有过程，也有我自己觉得没干好的地方。
一、数据打底：完成了什么，效率怎么样
全年主导PCB设计项目17个，其中量产定型12个，试产验证5个。方案评审一次通过率91.2%——这个数字比我自己去年高了3.5个百分点。为什么能涨？说白了，今年我把功夫做在了前头。以前硬件原理图出来我才开始摆件，现在从原理图初稿阶段就介入，提前把高速信号、电源分配这些敏感区域圈出来，评审时拿得出手的不是“我觉得还行”，是一张标了风险等级的问题清单。
另一个看得见的变化：改版平均周期从去年的4.3天压到了3.8天。这个提速主要不是靠手快，是靠改版记录表。每次改版，我强制自己在原理图和PCB上都留下改版说明，哪怕一句话：“R17从10k改为4.7k，解决邓工反馈的复位边沿过缓。”——后来再改版，翻记录就知道当初为什么动那一刀，不用重新推演。
二、三个实际案例，有背景有措施有结果
案例1：一根跨分割的地址线，让我学会“笨办法”
接手一个DDR4项目，数据总线眼图始终张不开，仿真软件跑了无数遍都说没问题。那几天真有点上火。后来我不玩虚的了，拿打印机把每层走线图打出来，叠在一起对着灯光看。看到第三层和第五层之间，有一段地址线大概1.2厘米，下方正好是电源分割槽——跨分割了，而且避开了所有过孔位置，仿真模型里那个区域的参考平面定义有偏差，所以没报警。
措施很简单：重新调整走线，让那段地址线完全落在完整的参考平面上。另外我给自己定了个规矩：以后所有高速信号，画完之后必须做一次“回流路径步行”——脑子里顺着电流回路走一遍，哪儿断了就标出来。这办法笨，但管用。之后两个DDR4项目都没再出同类问题。
案例2：电源设计的“因材施教”——先摸清脾气再下药
一个便携设备，处理器核心供电1.2V，要求动态响应峰值不超过±5%。空间紧张得像早高峰地铁。常规做法是加一堆大电容，但放不下。
我先没急着画图，花了半天时间实测处理器的电流波形：待机、音频解码、GPS启动、WiFi收发……发现电流跳变最大的场景发生在GPS启动的那200微秒，跳变幅度有1.8A。而平时的音频解码只有0.3A左右。
这就好办了——不需要均匀堆电容，而是分层处理：底层放两颗低ESR的钽电容兜住大的低频跳变，贴近芯片放一排小封装MLCC专门应对那200微秒的尖峰。最终实测纹波±3.2%，电容占用面积比常规方案少了30%。
这件事给我的启发：别迷信经验公式，拿数据说话。摸清了负载的“脾气”，才能给对药。
案例3：产线烧录良率突然从99%掉到82%（突发问题处理经过）
10月的一个周五下午，产线打电话说烧录良率暴跌。说实话，我第一反应是“完了，周末泡汤了”。但我没急着甩锅给板厂，而是连夜赶回公司拿了几块不良板和良品板回实验室。
周六一早开始测烧录接口的时序。示波器一看，不良板上的烧录时钟信号沿有一个明显的回沟，而良品板是光滑的。再核对批次——不良板集中在同一批PCB。打电话问板厂要生产参数，发现那批板子蚀刻时间偏了一点，导致信号线线宽比设计值小了0.3mil，阻抗偏高。
我做了两件事：
1. 临时方案——修改烧录工装的时钟驱动配置，增大上升沿斜率，把回沟削掉。测试下来，不良率从82%降到了4%。那4%后来查明是烧录器本身老化的原因，跟PCB无关。
2. 长期对策——更新PCB验收标准，增加对关键信号线的阻抗抽检比例，从每批次5片加到20片。
周一一早提交了完整报告。这次经历让我意识到：设计师不能只窝在电脑前画图，得去产线走走，去板厂看看，听得懂不同岗位的“方言”。
三、没做好的几件事（不给自己找借口）
第一件：沟通太硬，伤过和气。
有次结构工程师给的限高区域跟我的电源走线冲突，我直接甩了一句“这没法做，你改结构”。把人噎住了，两个人冷战了半天。后来我主动去找他，带着笔记本打开3D模型，指着那个位置说：“这里就差1mm，你看能不能把螺丝柱往左偏一毫米？或者我把这一小段线绕一下？”他看了两分钟，说螺丝柱确实可以移。问题五分钟解决。
教训很直接：把“不行”换成“我们看看怎么调”，事情就顺了。
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第二件：对新器件研究不够深。
今年用了一款国产PMIC，datasheet极其简洁，我按国外大厂的套路画了参考设计。样机出来，待机功耗比指标高了30%。折腾两天没找到原因，最后FAE上门才告诉我：这芯片在轻载模式下需要外部配置一个电阻来切换工作模式，而datasheet根本没写清楚，藏在应用笔记第17页。
从那以后，我用任何新器件之前，一定找原厂或代理要三份东西：datasheet、应用笔记、勘误表。缺一不可。
第三件：文档习惯还是不够硬。
今年有一次紧急改版，我在原理图上加了一个电阻网络，当时想着“先改完，回头补注释”。结果两周后另一个项目需要参考这块设计，我看着那几个电阻愣是想不起来当初为什么选那些比值。最后花了半天重新推演。
现在我强迫自己：改一处电路，必须在原理图上写注释，哪怕就一句话“C223改为1nF，配合邓工解决复位抖动”。不写完注释，不归档。
四、一点实在的心得
咱们做电路设计的，有点像班主任。得摸清每个元器件的“性格”——哪个电容爱跳舞，哪个电感容易叫，哪条信号线娇气。还得协调好“家长”——结构、工艺、采购、产线，谁都能给你提需求。
今年下半年，我试着每周五下午拉上结构和工艺的同事开个15分钟站会，每人说三条“这周最烦心的事”。就15分钟，站着不开电脑。你猜怎么着？因为结构干涉引起的改版从上半年的5次降到了下半年的1次。这就是我理解的“家校共育”——不搞形式，只解决真问题。
明年我给自己定了一个小目标：把咱们产品上那几路DCDC的开关噪声彻底摸透。今年EMC测试返工了两次，都是电源惹的祸。我不想再靠“多加几个磁珠”来糊弄了，要老老实实把每个电源的回流路径、开关节点振铃测清楚，写出一份自己信得过的电源设计检查表。
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